Desenvolvimento de uma calculadora booleana em VHDL

Resumo

Este artigo descreve a implementação de uma calculadora booleana numa FPGA da família Spartan-IIE utilizando a linguagem VHDL. Esta calculadora tem como operandos dois vectores de 20 bits cada, e como resultado também um vector de 20 bits. A interface da calculadora consiste num monitor VGA e nos botões da placa que inclui a FPGA.