Especificação, síntese e implementação em VHDL de um processador MIPS Single Cycle Simplificado

Resumo

Este artigo descreve a implementação de circuitos reconfiguráveis que simulem um sub-conjunto da arquitectura MIPS RISC Single Cycle. O processador MIPS pode ser descomposto em cinco fases funcionais: Instruction Fetch, Instruction Decode, Execution, Data Memory e WriteBack. A unidade de controlo opera sobre todas estas fases gerindo as operações a executar em cada uma delas. Todos os componentes constituintes desta arquitectura foram especificados em VHDL, linguagem de descrição de hardware, o que proporciona fazer o paralelismo entre descrição comportamental de hardware e implementação de circuitos digitais. Foram criados cenários de simulação de modo a efectuar a análise da funcionalidade, tempos de execução e desempenho da arquitectura implementada. Futuramente este projecto terá uma interface gráfica que permitirá uma visualização em tempo real dos valores dos sinais que constituem a arquitectura do processador desenvolvido. O projecto em desenvolvimento poderá ser usado no âmbito das disciplinas Computação Reconfigurável (4º ano de MIECT), Sistemas Digitais Reconfiguráveis (opção de 5º ano, MIEET) e Modelação e Síntese de Processadores (opção de 5º ano, MIECT/MIEET).